Frentes Yosys para Xilinx ISE

Siempre nos maravillamos de cómo las herramientas de código abierto pueden superar a menudo a sus homólogos comerciales. Yosys, la herramienta de código abierto para la síntesis de Verilog, es un buen ejemplo. Aunque la suite de diseño Xilinx ISE es algo parecido al abandonware, mucha gente todavía la usa porque soporta FPGAs más antiguas que las herramientas más nuevas no. Su analizador Verilog es algo lento para ponerse al día con los nuevos estándares, y según una reciente actualización de GitHub, Yosys puede ahora proporcionar archivos para ISE que tengan como objetivo las FPGAs Spartan 6, Virtex 7 y Series 7. Además, existe cierto soporte para Spartan 3, Virtex 2, 4 y 5, aunque estos no están listos todavía.

Según el post, querrás usar el comando synth_xilinx junto con la opción -ise y una opción -family que coincida con tu objetivo (es decir, xc6s para Spartan 6). En el lado de la salida, escribirás un archivo EDIF usando el comando write_edif.

Esto no quiere decir que el analizador Xilinx XST que procesa Verilog para ISE sea terrible. Sin embargo, se queda atrás en algunas características, y si no funciona… es una lástima. Xilinx tiene un menor enfoque en ISE y sus variantes a favor de Vivado que no soporta muchos chips antiguos. Con Yosys, hay una comunidad activa en torno al programa y, si es necesario, puede investigar y solucionar cualquier problema por sí mismo. Puedes al menos usar el código fuente para responder a preguntas de tipo «what if».

Hemos cubierto algunas herramientas y trucos para los objetivos de Yosys y el Entramado. Si quieres empezar, siempre está nuestro campo de entrenamiento.

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